基板上で、100 nFのパスコンはICのすぐ隣。電源ピンとパスコンのパッドも、短い配線でつながっています。では、反対側のパッドからGNDビアまでの配線だけが遠回りしていたら、ICの電源電圧はどうなるでしょうか。
前回の「パスコンはなぜ近くに置くのか？」では、パスコンとICの間の配線インダクタンスをひとまとめにして、配置の影響を見ました。今回はその配線を電源側とGND側に分けます。今回の等価回路で、負荷電流が0から100 mAまで2 nsで立ち上がる場合を比べます。同じ100 nFでも、GND側の接続Lだけを0.5 nHから5 nHに増やすと、IC両端の最低電圧が 3.225 Vから3.065 V に下がりました。この差がどこから来るのか、電流を一周たどってみます。
GND記号の先にある帰り道
ICが急に電流を必要とした瞬間を考えます。充電されていたパスコンから出た電流は、電源側の配線を通ってICの電源ピンに入り、負荷を通ります。その先はどうでしょう。ICのGNDピンから基板のGNDを経由し、パスコンのもう一方の端子に戻って、一周です。
図のPはICの電源ピン、NはICのGNDピンです。電位の基準は左の3.3 V電源のマイナス端子に置きました。Nと基準点の間には戻り配線があります。ここを同じGND記号でつないでしまうと、調べたい電位差までゼロになってしまいます。
同じ100 nFで、どちら側の配線を変えるか
電源電圧は3.3 V。ICの代わりに、0から100 mAまで2 nsで立ち上がる電流源を使います。100 nsの間その電流を保ち、2 nsでゼロに戻します。上流の電源配線と戻り配線はそれぞれ50 mΩ、10 nH。パスコン自身の等価直列抵抗（ESR）は30 mΩ、等価直列インダクタンス（ESL）は0.5 nHとし、パスコン両側の接続抵抗は各10 mΩに固定しました。
変えるのは、図1右側の二つの接続インダクタンス（L）だけです。
| 条件 | 電源側の接続L | GND側の接続L | ESLを含むパスコン枝の合計L |
|---|---|---|---|
| A 両側とも小さい | 0.5 nH | 0.5 nH | 1.5 nH |
| B GND側が大きい | 0.5 nH | 5 nH | 6.0 nH |
| C 両側とも大きい | 5 nH | 5 nH | 10.5 nH |
| D 電源側が大きい | 5 nH | 0.5 nH | 6.0 nH |
0.5 nHと5 nHは、片側の影響を切り分けるための設定値です。実際の配線長との対応は、往路と復路の位置関係や基板の層構成によって変わります。
ICの両端で見ると、帰り道の差が現れる
ICにかかる電圧は、PとNの電位差です。図2は、図1の等価回路を自作のPythonプログラムで解いた IC両端電圧（P − N） です。今回は電流の傾きが切り替わる瞬間の電圧を、直前と直後に分けて比較したいので、計算時刻を直接指定できるこの方法を使いました。
上段でパルスの後に残るゆるやかな揺れは、上流往復の20 nHとパスコン枝のLが、100 nFと作る回路全体の共振です。Aでは合計21.5 nHなので、抵抗による減衰を無視した目安は約3.4 MHz（周期約290 ns）。図の山と山の間隔も約300 nsです。
今度は下段の縦線に注目してください。理想的な台形電流では、200 nsで電流の傾きがゼロから0.05 A/nsに切り替わるため、電圧に段差が生じます。段差の大きさは、この傾きに、上流往復の20 nHとパスコン枝の合計Lを並列にした値を掛けたものです。たとえばAの段差は、0.05 A/ns × (20 nH ∥ 1.5 nH) ≒ 70 mVです（∥ は並列合成）。同じ計算でB・Dは約231 mV、Cは約344 mVになります。Bの落ち込みは202 ns直前に約235 mVに達しますが、その大半は最初の段差で説明できます。
同じ100 mAでも、立ち上がり時間を2 nsから1 nsに縮めれば電流の傾きが倍になり、最初の段差も倍になります。段差の大きさはA < B・D < C の順に大きくなり、電源側とGND側のLはその合計で効きます。以下の最低電圧は、立ち上がりを2 nsとした場合の値です。
| 条件 | IC最低電圧［V］ | IC電圧 p-p［mV］ | GND最大／最小［mV］ | GND p-p［mV］ |
|---|---|---|---|---|
| A | 3.225 | 118.1 | +37.5／−21.6 | 59.1 |
| B | 3.065 | 437.8 | +117.4／−101.5 | 218.9 |
| C | 2.952 | 667.4 | +174.0／−159.7 | 333.7 |
| D | 3.065 | 437.8 | +117.4／−101.5 | 218.9 |
p-pは200〜900 nsにおける最大値と最小値の差。GNDは電源マイナス端子を基準にしたNの電位。
AとBで変えたのはGND側だけです。 電流が100 mAに達した時点で、パスコンが受け持つ電流はAで約93 mA、Bで約77 mAでした。この2 nsで上流電流は、Aで約7.2 mA、Bで約23 mA増えます。Aの平均の傾きは約3.6 mA/nsで、上流往復の20 nHに生じる電圧は約72 mVです。一方、Bでは平均の傾きは約11.6 mA/ns。上流往復の20 nHを掛けると、インダクタンスによる電圧低下だけで約230 mVになります。一方、往復の抵抗100 mΩに23 mAが流れて生じる電圧低下は約2.3 mVです。この速い立ち上がりではインダクタンスの影響が大きく、AとBの最低電圧には約160 mVの差が出ました。
今度はCからBへ、電源側だけを改善してみます。 電源側の接続Lを5 nHから0.5 nHへ下げると、最低電圧は2.952 Vから3.065 Vに改善します。ただし、GND側の5 nHと部品のESLはそのままです。電源側を10分の1にしても、枝の合計は10.5 nHから6.0 nHへ、元の約57%までしか下がりません。
では、電源側とGND側を入れ替えたらどうでしょう。BとDの波形は一致します。 このモデルでは、パスコン枝の途中に分岐がなく、すべての直列要素に同じ電流が流れます。PとNから見れば、どちらも同じ抵抗、同じ100 nF、同じ合計6.0 nHです。AとBの差も、この足し算で説明できます。
なぜICのGNDピンまで動くのか
図3は条件Bの波形です。負荷電流が100 mAに達する直前、上流から約23 mA、パスコンから約77 mAが流れています。電圧を見ると、この瞬間、Pは3.3 Vから約117 mV下がり、Nは基準GNDから約117 mV上がっています。IC両端で見ると、この二つが合わさって約235 mVの落ち込みになります。
この回路では、Nの電位は、上流の戻り配線に流れる電流で決まります。戻り電流を I とすると、Nの電位 = 戻り配線の抵抗 × I ＋ 戻り配線のL × dI/dt です。パスコンのGND側に置いた5 nHは、図1の右側にあります。その値を増やすと二つの経路の電流分担が変わり、左側の戻り配線を介してNの電位も変わる、という順序です。
今回は上流の往路と復路に同じ抵抗とLを置いたため、Pの低下量とNの上昇量が等しくなります。表でGNDのp-pがIC両端のちょうど半分になるのは、そのためです。
基板では、パスコンのもう一方のパッドからたどってみる
レイアウトを開いたら、ICの電源ピンからパスコンまで配線をたどり、今度は反対側のパッドから出発してみてください。GNDビアはすぐそばにあるでしょうか。そこからプレーンを経てICのGNDピンへ戻る経路が、電源側の経路から大きく離れていないでしょうか。部品間の距離だけを測っていると、この遠回りを見落とします。
Analog Devicesも、接続で増えるインダクタンスを抑えるため、パスコンから低インピーダンスのGNDプレーンへ短い配線やビアで直接つなぐよう勧めています。Analog Devices「MT-101: Decoupling Techniques」p. 2
実基板では、プレーン上で電流が広がり、往路と復路は磁気的にも結合します。そのため実際のループのLは、各配線の自己インダクタンスを単純に足した値とは異なり、往路と復路の離れ具合にも左右されます。表の5 nHは、こうした結合を省略したモデルに与えた値です。BとDが重なるのは、独立したLを一つの枝に直列に置いたときの結果です。ここでいう「IC両端」は基板上の電源ピンPとGNDピンNの間を指します。パッケージのインダクタンスやチップ内の容量はモデルに含めていないため、ダイ上の電源電圧はこの波形からは求められません。
「パスコンはICの近くに置く」。その「近く」を確かめるときには、パスコンから電源ピンへ、そしてGNDピンからパスコンへ、一周をひと続きで見てください。
計算条件
初期状態は負荷電流ゼロ、パスコン電圧3.3 V。初回パルスは200 nsから、周期は1 µsとし、0〜2 µsを4次のルンゲ・クッタ法で計算しました。計算・出力間隔はともに0.1 nsです。理想化した台形電流では折れ点で電流の傾きが切り替わるので、端子電圧のピークは折れ点の直前・直後を含めて比較しています。条件Aは刻みを0.05 nsにして再計算し、IC両端とGNDのp-pがいずれも表の表示桁で一致することを確認しました。
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